セミコン日和-#22 チップレットとは？必要になった理由・採用製品・SiPとの違いをわかりやすく解説【2026年最新】

2026年8月26日 22:41

チップレットとは、1枚の大きな半導体チップ（モノリシックダイ）として作っていた回路を、機能ごとに複数の小さなチップ（チップレット）に分割して製造し、パッケージの中で高密度に接続して1つのシステムに仕立てる設計・製造アーキテクチャです。例えるなら、一枚岩の彫刻をやめて、レゴブロックの組み合わせでシステムを作る方式です。

2026年現在、AMDのサーバーCPUもNVIDIAのAI向けGPUもAppleの最上位チップも、中を開けると全部チップレットです。「最先端の半導体は、もう1枚のチップでは作られていない」——これが今の現実です。

こんにちは、ないとっちです。半導体とAIハードウェアの動向を追う連載「セミコン日和」を書いています。私は昔、SiP（System in Package）という「複数のチップを1つのパッケージに詰める」技術の開発をやっていました。チップレットの記事は世の中にたくさんありますが、今回は当時のSiP屋から見ると何が同じで何が変わったのかという視点も入れて書きます。

この記事でわかること

チップレットの定義と、モノリシック（1枚のチップ）方式との違い
チップレットが必要になった3つの理由（レチクル限界・歩留まり・プロセスの適材適所）
チップレットを採用している製品（AMD・NVIDIA・Intel・Apple）と各社の方式の違い
チップレットを成立させる4つの技術（パッケージ内配線・接続規格UCIe・KGDテスト・熱と反りの設計）
20年前のSiP（System in Package）とコンセプトはどう同じで、何が変わったのか
今後の展望——車載（ASRA）・3D化・光との融合、そして日本の勝ち筋

チップレットとは何か？ — 「1枚の巨大チップ」をやめて「小さなチップの組み合わせ」にする

要点： チップレットとは、SoCが1枚のダイに詰め込んでいた機能（演算コア・I/O・メモリ制御など）を複数の小さなダイに分割し、パッケージ内で接続して1システムに統合する方式。分割したダイ同士は、基板上のチップ間接続より2〜3桁高密度な配線で結ばれるため、外から見れば1個のチップとして振る舞う。

チップレットの定義

チップレット（chiplet）とは、システムを構成する機能ブロックを個別の小さなダイとして製造し、先進パッケージング技術でそれらを1パッケージ内に集積する方式、およびその個々の小さなダイのことです。

従来の主流はSoC（System on Chip）でした。CPUコアも、GPUも、メモリコントローラも、入出力回路も、全部を1枚のシリコンダイの上に作り込む。これをモノリシック（一枚岩）方式と呼びます。

チップレットはこれを解体します。

SoC（モノリシック）チップレット構成全機能を1枚のダイに集積機能ごとに複数の小さなダイに分割統合の場所シリコンウエハ上（前工程）パッケージ内（後工程）製造プロセス全機能が同一プロセスに縛られるダイごとに最適なプロセスを選べるダイサイズ大きくなりがち（歩留まりに不利）小さい（歩留まりに有利）チップ間接続ダイ内配線（超高密度）パッケージ内配線（基板実装より2〜3桁高密度）

ポイントは最後の行です。分割してもシステムとして成立するのは、ダイとダイをつなぐパッケージ内の配線が、プリント基板上の配線とは比べものにならないほど高密度・広帯域・低消費電力だからです。ここが貧弱なら、分割した瞬間に性能が死にます。つまりチップレットとは、設計の話であると同時に、徹頭徹尾パッケージング（実装）の話なのです。

なぜチップレットが必要なの？ — レチクル限界・歩留まり・適材適所の3つ

要点： 理由は3つ。①露光装置が一度に焼けるチップサイズには約858mm²の物理上限（レチクル限界）があり、AIチップはすでに天井に到達した ②ダイが大きいほど歩留まりは急落するため、分割すると同じ欠陥密度でも取れる良品が増える ③ロジックは微細化で速くなるがSRAMやアナログはもう縮まないため、全部を最先端プロセスで作るのは経済的に割に合わない。

理由① レチクル限界 — そもそも、これ以上大きなチップは「焼けない」

半導体の回路は、露光装置がマスクのパターンをウエハに投影して作ります。この一度に露光できる面積には物理的な上限があり、約26mm×33mm＝約858mm²。これをレチクル限界と呼びます。

かつては「そんな巨大なチップを作る奴はいない」という理論上の話でした。ところがAIがそれを現実にしました。NVIDIAのデータセンターGPUのダイは、世代を重ねるごとに巨大化し、ついにレチクル限界いっぱいに到達。2024年のBlackwell（B200）は、レチクル限界サイズのダイを2枚並べて毎秒10TBの内部接続で結合し、2枚で1つのGPUとして動かす構成になりました（⚠️帯域はNVIDIA公表値）。2026年発表の次世代Rubinもこの2ダイ構成を踏襲しています。

もう1枚では物理的に作れない。だから分割する。 これが最も分かりやすい理由です。

理由② 歩留まり — 大きいチップほど「当たり」が減る

ウエハには製造上の欠陥がランダムに散らばっています。ダイが大きいほど、1個のダイが欠陥を踏む確率は上がります。しかも効き方は線形ではなく、ダイ面積が大きくなると歩留まりは加速度的に悪化します。

ざっくりしたイメージで言えば、同じウエハ・同じ欠陥密度でも、800mm²の巨大ダイを取るのと、200mm²の小ダイを4枚取って組み合わせるのとでは、後者のほうが「使える良品」がはるかに多く取れます。大きなダイは欠陥1個で丸ごとアウトですが、小さなダイなら欠陥を踏んだ1枚だけ捨てればいい。

AMDはこの経済性を最初に大規模実証した会社です。同社は、16コアCPUをモノリシックで作った場合、チップレット構成に比べて製造コストが約2倍以上になるという自社試算を公表しています（⚠️当事者試算。ISSCC 2021での発表ベース）。

理由③ 適材適所 — もう「全部を最先端プロセス」で作る意味がない

意外と知られていないのがこれで、実は一番本質的な理由かもしれません。

微細化（プロセスの世代を進めること）で順調に小さく・速くなるのは、いまやロジック回路だけです。

SRAM（キャッシュメモリ）: 微細化してもセル面積がほとんど縮まなくなった（⚠️例：TSMCの3nm世代でSRAMセル面積は5nm世代からほぼ縮小せずと報じられている）
アナログ回路・I/O回路: 物理法則（耐圧・ノイズ）で決まる部分が大きく、微細化の恩恵が薄い

つまり全機能を1枚のダイに載せると、縮まない回路のために、世界で一番高い最先端プロセスの面積を払うことになります。もったいない。

チップレットならこう分けられます。実例がAMDのサーバーCPU「EPYC」（2019年〜）です。

ダイ機能プロセス CCD（コアダイ） CPUコア＋キャッシュ最先端（当時7nm） IOD（I/Oダイ) メモリ制御・入出力 1〜2世代前（当時14nm）

速さが要るコアだけ最先端で焼き、縮まないI/Oは安くて枯れたプロセスで焼く。 さらに同じCCDをデスクトップ用からサーバー用まで使い回せるので、開発費も設計期間も圧縮できます。

つまり、ムーアの法則の延命装置

まとめると、チップレットは「微細化だけではもう性能もコストも稼げなくなった」時代に、統合の場所をシリコン上からパッケージ内へ移すことで、システム全体としてのムーアの法則を延命させる技術です。微細化が主役の時代から、実装が主役の時代へ。主戦場が前工程から後工程へ移った、と言ってもいい。

どんな製品にチップレットが使われている？ — CPU・GPU・スマホ向けまで採用例を総ざらい

要点： AMDはEPYC（2019年〜）で先陣を切り、MI300Aでは13枚のチップレットを3D積層。NVIDIAはBlackwell以降レチクル限界ダイ2枚構成。IntelはMeteor Lake以降、自社とTSMCという別会社のダイを1パッケージに同居させる。AppleのM3 UltraはM3 Maxを2枚接合して1チップ化。最先端CPU/GPUでモノリシックはほぼ絶滅した。

「未来の技術」ではありません。今あなたが使っているかもしれない製品の中身です。

AMD — チップレットの先駆者

EPYC／Ryzen（2019年〜）: サーバーCPUで最大8枚のコアダイ＋1枚のI/Oダイ構成を商用化。チップレット時代の号砲になった製品です
Ryzen X3D（ゲーマー向け）: コアダイの上にSRAMダイをハイブリッドボンディングで直接積層（3D V-Cache）。ゲーム性能を大きく伸ばし、「3D積層は量産できる」ことを消費者製品で証明しました
Instinct MI300A（2023年〜）: CPUダイ3枚＋GPUダイ6枚＋I/Oダイ4枚の計13枚を積層・集積し、さらにHBMメモリ8スタックを同居させた怪物。CPUとGPUが同じパッケージでメモリを共有します

NVIDIA — レチクル限界との戦い

Blackwell B200（2024年）: レチクル限界サイズのダイ×2枚を毎秒10TBのダイ間接続「NV-HBI」で結合。トランジスタ数2,080億
Rubin（2026年発表）: 2ダイ構成を継続しつつTSMC 3nmへ移行、トランジスタ数3,360億（⚠️発表値）。4ダイ化はパッケージが巨大になりすぎるため見送り、2ダイに留めたと報じられています（⚠️報道ベース）

NVIDIAは長らくモノリシック最後の砦でしたが、物理限界に正面衝突して転向した構図です。

Intel — 「別会社のダイ」を同居させた

Meteor Lake（2023年〜）: ノートPC向けCPUを4枚のタイル（Intelの呼び方）に分割し、自社の3D実装技術Foverosで統合。注目すべきは、CPUタイルはIntel製、GPUタイルなどはTSMC製という点。設計会社が違うどころか、製造した会社すら違うダイが1つのパッケージに同居しています。以降のArrow Lake・Panther Lakeもこの路線です

Apple — 2枚を「貼り合わせて」1チップにする

M1/M2/M3 Ultra: 最上位チップ「Ultra」は、M〜Maxチップ2枚を「UltraFusion」というパッケージ技術で接合したもの。M3 Ultraでは1万本以上の信号線で2枚を接続し、チップ間帯域は毎秒2.5TB（⚠️Apple公表値）。ソフトウェアからは完全に1個のチップに見えます

実は身近な「隠れチップレット」— HBM

AIブームで話題のHBM（広帯域メモリ）も、DRAMダイを何層も積み上げてTSV（シリコン貫通電極）で貫き、GPUの隣に置く積層チップです。メモリ業界は「他社のプロセッサと標準インターフェースで接続する小さな積層ダイ」というチップレット的ビジネスを、ひと足先に成立させていたとも言えます。

チップレットにはどんな技術が必要？ — 配線・規格・テスト・熱の4点セット

要点： ①ダイ間を結ぶパッケージ内高密度配線（2.5Dのシリコンインターポーザ／ブリッジ、3Dのハイブリッドボンディング）②ダイ間通信の標準規格UCIe（2022年発足、2025年の3.0版で64GT/s）③組む前に良品だと保証するKGDテスト ④巨大パッケージの熱と反りを制御する材料・構造設計。どれか1つでも欠けると成立しない。

「切って並べるだけでしょ」と思われがちですが、逆です。切るのは簡単、つなぐのが難しい。 必要な技術を4つに整理します。

技術① パッケージ内の高密度配線 — 2.5Dと3D

分割したダイ同士を、ダイ内配線に近い密度でつなぎ直す技術です。大きく2系統あります。

方式仕組み代表例 2.5D ダイを横に並べ、下に敷いた配線層（シリコンインターポーザ等）で接続 TSMCのCoWoS（NVIDIA GPUやHBM接続で使用） 2.5D（ブリッジ型） 全面に高価なインターポーザを敷かず、ダイの境界部分にだけ小さなシリコン片を埋め込む IntelのEMIB、AppleのUltraFusion（InFO-LSI） 3D ダイの上にダイを直接積む。マイクロバンプ、さらに進むとバンプレスのハイブリッドボンディング（銅パッド同士を直接接合） AMD 3D V-Cache（TSMCのSoIC）、IntelのFoveros

接続ピッチ（端子間隔）はマイクロバンプで数十μm、ハイブリッドボンディングでは10μm前後まで来ており、さらに微細化が進んでいます。この配線密度の進化こそが、チップレット時代を開いた張本人です。

なおCoWoSはAI需要で世界的な奪い合いになっており、TSMCは2026年末までに生産能力を月13万枚規模へ大幅増強すると報じられています（⚠️報道ベース）。パッケージ工場の能力が、AIチップの供給量を直接決める時代です。

技術② ダイ間通信の標準規格 — UCIe

チップレット同士の「共通言語」です。2022年3月、Intel・AMD・Arm・TSMC・Samsungなどが標準規格UCIe（Universal Chiplet Interconnect Express）を発足させました。2024年の2.0版で3D積層に対応し、2025年8月の3.0版では転送速度が最大64GT/sに引き上げられています。

これが完全に普及すると、「A社の演算チップレット＋B社のメモリ制御チップレット＋C社のI/Oチップレット」を組み合わせる、レゴのようなオープン市場が理論上可能になります。

ただし現実には、2026年時点の商用製品の多くはまだ自社独自のダイ間接続（NVIDIAのNV-HBI、AMDのInfinity Fabric等）を使っています。異なるベンダー間のUCIe相互接続実証や、UCIe採用のマルチダイAIチップの量産例（⚠️韓国RebellionsのAIアクセラレータ等と報じられている）が出始めた、というのが現在地です。「標準規格はできた。エコシステムはこれから」の段階です。

技術③ KGD — 組む前に「良品」だと保証するテスト

複数のダイを組み合わせる方式には、宿命的な問題があります。1枚でも不良ダイが混ざると、パッケージ全体が不良品になることです。

たとえば良品率95%のダイを20枚組み合わせると、0.95の20乗で全体の一発合格率は約35%まで落ちます。高価なHBMや他の良品ダイを道連れに廃棄です。

だから、パッケージに組む前のダイ単体の段階で「これは確実に良品です」と保証しなければならない。この保証済みダイをKGD（Known Good Die：既知良品ダイ）と呼びます。ウエハ状態でのテスト技術と、「誰がどこまで品質を保証するのか」という商売上の取り決めの両方が必要で、後述するとおりこれはSiP時代からの宿題そのものです。

技術④ 熱と反り — 実装屋の主戦場

チップレット化でパッケージは巨大化・複雑化しました。レチクル限界ダイ2枚＋HBM8個などという構成は、ひと昔前なら「基板」と呼んでいたサイズです。すると：

熱: 1パッケージで1000Wを超える発熱をどう逃がすか。3D積層では下のダイの熱が上のダイに蓋をされる
反り: シリコン・有機基板・封止樹脂は熱膨張係数（CTE）が違うため、温度変化でパッケージが反る。巨大化するほど反りは深刻になり、接合部が剥がれる
応力: 積層した薄いダイに応力が集中し、割れや特性変動の原因になる

材料選定・構造設計・プロセス条件のすり合わせで解く世界であり、シミュレーションと試作の泥臭い往復が要ります。ここは日本の材料メーカー・基板メーカー・装置メーカーが強いレイヤーでもあります。

チップレットとSiPの違いは？ — 昔、僕らが開発していた技術とコンセプトは同じ

要点： 複数のダイを1パッケージに集積してシステムを完成させるというコンセプトは、2000年代のSiP（System in Package）と同一である。違いは3つ——①目的が「小型化」から「巨大化」へ反転した ②配線がワイヤボンディングの数百本からハイブリッドボンディングの数万本へと桁違いに高密度化した ③主導権が実装・組立の世界から最先端ファウンドリへ移った。KGD問題が最大の壁である点は20年前から変わっていない。

ここからは昔話を少しさせてください。ただの懐古ではなく、チップレットの本質と限界を理解する一番の近道だと思うからです。

SiPとは何だったか

SiP（System in Package）とは、複数の半導体ダイや受動部品を1つのパッケージに搭載し、パッケージ単位でシステムとしての機能を完成させる技術です。 2000年代、携帯電話やデジタル機器の小型化競争のなかで盛んに開発されました。ダイを横に並べ、あるいは積み上げて、金の細い線（ワイヤボンディング）でつなぐ。ロジックの上にメモリを積む、なんていうのは定番構成でした。

お気づきでしょうか。「複数のダイを1パッケージに集積してシステムを作る」——定義がチップレットとほぼ同じなのです。異種プロセスの混載も、ダイごとの適材適所も、全部SiPでやっていました。つまり、チップレットは、コンセプトとしては新発明ではありません。僕ら実装屋が20年前にやっていたこととコンセプトは同じなのでし。

では何が変わったのか — 3つの違い

同じコンセプトが、なぜ当時は脇役で、いまは半導体産業の主役になったのか。違いは3つあります。

違い① 目的が正反対になった。
SiPの目的は小型化でした。限られた携帯電話の基板に部品を詰め込むために、パッケージにまとめる。一方チップレットの目的は、レチクル限界を超えてシステムを巨大化すること。「小さくするための技術」が「大きくするための技術」として再発明されたわけです。同じ道具が逆向きに使われている。ここが一番面白いところだと思います。

違い② 配線の桁が違う。
当時のワイヤボンディングでつなげる信号は、せいぜい数百本。ダイ間の帯域は細く、「密結合した1つのシステム」というより「近くに置いた別々のチップ」でした。いまはマイクロバンプやハイブリッドボンディングで数千〜数万本。Apple M3 Ultraのダイ間は1万本超・毎秒2.5TBです。分割したのに1個のチップとして振る舞えるようになった。これは量の差ではなく質の転換で、チップレットを可能にした最大の技術進歩です。

違い③ 主導権を握るプレイヤーが変わった。
SiPは実装・組立の世界（後工程メーカー・セットメーカー）が主導する技術でした。いまチップレットの中核技術——CoWoSもSoICもFoverosも——を握っているのは、TSMCやIntelといった最先端の前工程プレイヤーです。前工程の巨人が後工程に乗り込んできて、パッケージングを「組み立て」から「半導体製造の続き」に変えてしまった。ウエハ同士を接合するハイブリッドボンディングに至っては、もはや前工程と後工程の区別すら曖昧です。

変わっていないこと — KGDという宿題

一方で、20年前と変わっていない壁もあります。KGD問題です。

SiP時代も、不良ダイが1枚混ざれば良品ダイもろとも廃棄でした。そして「ダイ単体の品質を誰が保証するのか」は、技術問題である以上にメーカー間の責任分担・商習慣の問題で、これがSiPのエコシステムが「何でも組める」世界に届かなかった理由の1つでした。結局、SiPは自社内・系列内で完結する組み合わせが中心だったのです。

チップレットのUCIeエコシステム——「他社のチップレットを買ってきて組む」世界——が本格化するかどうかも、最後はこのKGDと責任分担の問題を商売として解けるかにかかっています。技術は進歩しましたが、宿題は同じです。20年前に僕らが解けなかった問題に、業界がもう一度、今度は桁違いの投資規模で挑んでいる。そう見ています。

チップレットの今後はどうなる？ — 車載への展開・3D化・光との融合

要点： 短期はAI向けの供給能力拡大と標準規格UCIeの実用化が焦点。中期では車載が大きな波で、日本ではトヨタ・ホンダ・日産・ルネサスらの研究組合ASRAが2028年の技術確立・2030年以降の量産車搭載を目標に開発中。長期は3D積層の本格化と光インターコネクトのチップレット化。パッケージが半導体の主戦場になり、材料・基板・装置に強い日本には追い風となる。

短期（〜2028年）— 供給能力と標準化

AI向け先端パッケージの生産能力が需要に追いつかない状況が続いており、各社が増強を競っています。技術面の焦点はUCIeエコシステムが「実際の商売」になるか。異ベンダー間の相互接続実証は始まりましたが、主要製品はまだ独自接続が主流です。ここが開けば、半導体の設計・調達のやり方そのものが変わります。

中期（2028〜2030年代）— 車載という次の大波、そして日本

チップレットの次の主戦場と目されているのが自動車です。ソフトウェア・デファインド・ビークル（SDV）化で車載計算機の性能要求が急伸する一方、車種ごとに要求仕様がバラバラで、しかも車載品質が要る。「共通チップレットの組み合わせで車種ごとの派生を作る」方式と相性が良いのです。

日本では2023年12月、トヨタ・日産・ホンダ・デンソー・ルネサスなど12社（後に14社）が研究組合ASRA（Advanced SoC Research for Automotive）を設立しました。2028年にチップレット技術を確立し、2030年以降の量産車搭載を目指す計画で、NEDOの委託事業にも採択されています。車載は熱・振動・長期信頼性の要求が段違いで、まさに実装技術の勝負どころ。日本連合がここを取りに行くのは、筋の良い選択だと思います。

長期 — 3Dへ、そして光へ

本格的な3D化: 現在の主流は「横に並べる2.5D」ですが、ロジックの上にメモリを直接積む構成へ向かっています。配線が最短になり帯域と電力効率は劇的に上がる一方、熱の逃げ場がなくなる。熱設計と材料が最後のボスになる領域です
光インターコネクトのチップレット化: パッケージの中に光送受信の「光エンジン」をチップレットとして同居させるCPO（Co-Packaged Optics）が立ち上がっています。前回書いた光電融合の記事とここでつながります——電気のチップレットと光のチップレットが同じパッケージに載るのが、次の10年のコンピュータの姿です
基板・材料の世代交代: パッケージの巨大化に伴い、有機基板に代わるガラス基板などの開発も各社で進んでいます（⚠️量産時期は各社とも未確定）

まとめ — 「実装屋の時代」が来た

チップレットとは、微細化の限界を実装の進化で乗り越える技術です。半導体の付加価値の源泉が、ウエハの上（前工程）からパッケージの中（後工程）へと広がってきた。トランジスタをいくら並べられるかと同じくらい、「どう組むか」が性能とコストを決める時代になりました。

そしてこの流れは、材料・基板・組立装置・テストに厚みを持つ日本の産業構造にとって、久しぶりの追い風です。20年前にSiPを組んでいた身としては、あのとき培われた技術と人が、名前を変えて主役の座に呼び戻されているようで、少し感慨深いものがあります。

一枚岩の時代は終わり、組み合わせの時代へ。 セミコン日和、今回はここまでです。

よくある質問（FAQ）

Q1. チップレットとは何ですか？

チップレットとは、従来1枚の大きな半導体チップ（モノリシックダイ）に集積していた機能を、複数の小さなチップ（チップレット）に分割して製造し、先進パッケージング技術で1つのパッケージ内に統合する設計・製造方式です。分割された個々の小さなダイ自体もチップレットと呼びます。

Q2. チップレットとSoCの違いは何ですか？

SoC（System on Chip）は全機能を1枚のシリコンダイ上に作り込むモノリシック方式で、統合は前工程（ウエハ製造）で完結します。チップレットは機能を複数のダイに分割し、統合をパッケージ内（後工程）で行います。ダイごとに異なる製造プロセスを選べる点、小さいダイのため歩留まりが高い点がSoCとの大きな違いです。

Q3. なぜチップレットが必要なのですか？

理由は3つです。①露光装置が一度に製造できるチップ面積には約858mm²の上限（レチクル限界）があり、AI向けチップはこの天井に達した ②ダイが大きいほど歩留まりが急落するため、分割したほうが製造コストが下がる ③SRAMやアナログ回路は微細化してもほとんど縮まなくなったため、機能ごとに最適な世代のプロセスを使い分けるほうが経済的、の3点です。

Q4. チップレットを採用している製品にはどんなものがありますか？

AMDのEPYC／Ryzenサーバー・PC向けCPU（2019年〜）、CPU・GPU混載のInstinct MI300シリーズ、NVIDIAのBlackwell／Rubin世代AI向けGPU（レチクル限界ダイ2枚構成）、IntelのMeteor Lake以降のPC向けCPU（Foveros実装）、AppleのM1〜M3 Ultra（M〜Maxダイ2枚をUltraFusionで接合）などです。最先端のCPU・GPUではモノリシック方式のほうが少数派になっています。

Q5. チップレットに必要な技術は何ですか？

主に4つです。①ダイ間を高密度接続するパッケージ内配線技術（TSMCのCoWoS、IntelのEMIB・Foveros、ハイブリッドボンディング等）②ダイ間通信の標準規格UCIe ③パッケージに組む前にダイ単体の良品を保証するKGD（Known Good Die）テスト ④巨大化したパッケージの熱・反り・応力を制御する材料と構造設計です。

Q6. UCIeとは何ですか？

UCIe（Universal Chiplet Interconnect Express）は、チップレット間の接続を標準化するオープン規格です。2022年3月にIntel・AMD・Arm・TSMC・Samsungなどが発足させ、2024年の2.0版で3D積層に対応、2025年8月の3.0版で転送速度を最大64GT/sに引き上げました。将来的には異なる企業のチップレットを組み合わせるオープンなエコシステムを目指していますが、2026年時点では主要製品の多くがまだ各社独自のダイ間接続を採用しています。

Q7. チップレットとSiP（System in Package）の違いは何ですか？

「複数のダイを1パッケージに集積してシステムを完成させる」というコンセプトは同じです。違いは、①SiPは携帯電話などの小型化が目的だったのに対し、チップレットはレチクル限界を超える巨大化が目的 ②SiP時代のワイヤボンディング（数百本）に対し、チップレットはマイクロバンプやハイブリッドボンディングで数千〜数万本の高密度接続 ③主導権が実装・組立メーカーからTSMC・Intelなど最先端ファウンドリに移った、の3点です。

Q8. KGD（Known Good Die）とは何ですか？なぜ重要なのですか？

KGDは、パッケージに組み込む前の段階で良品であることが保証されたダイ（既知良品ダイ）のことです。複数のダイを組み合わせるチップレットでは、1枚でも不良ダイが混ざるとパッケージ全体が不良になります。例えば良品率95%のダイを20枚組み合わせると全体の合格率は約35%まで落ちるため、組む前のダイ単体テストと品質保証の仕組みが不可欠です。この問題は2000年代のSiP時代から続く業界の宿題です。

Q9. 車にもチップレットは使われますか？

2026年時点で量産車への本格搭載はまだですが、次の主戦場と目されています。日本では2023年12月にトヨタ・日産・ホンダ・デンソー・ルネサスなど12社（後に14社）が研究組合ASRA（Advanced SoC Research for Automotive）を設立し、2028年のチップレット技術確立、2030年以降の量産車搭載を目標に開発を進めています。車種ごとに異なる要求仕様へ共通チップレットの組み合わせで対応できる点が、車載と相性が良いとされています。

Q10. チップレットは日本の半導体産業にとってチャンスですか？

追い風と見られています。チップレットでは性能とコストの決め手がパッケージング（後工程）に移るため、封止材料・基板・組立装置・テスト装置に強い日本のサプライヤーの重要度が上がります。また車載チップレットでは日本の自動車・半導体14社が参加するASRAが2030年以降の量産車搭載を目指しており、システム側でも日本連合が主導権を狙える数少ない領域です。

参考・出典

著者：ないとっち（note連載「セミコン日和」。半導体パッケージング・材料の元開発者。SiP開発の経験あり）
公開日：2026年8月26日／情報の基準日：2026年8月下旬

本記事の数値・時期は2026年8月下旬時点の公開情報に基づきます。⚠️を付した箇所はメーカー公表値・当事者試算・報道ベースであり、第三者検証が取れていません。